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X 6305-3

:2012 (ISO/IEC 10373-3:2010)

(1)

目  次

ページ

序文  

1

1

  適用範囲  

1

2

  引用規格  

2

3

  用語及び定義  

2

4

  試験方法における一般適用条件  

3

4.1

  試験環境  

3

4.2

  準備  

3

4.3

  試験方法の選択  

3

4.4

  許容誤差  

3

4.5

  総合的測定の不確かさ  

3

4.6

  電気計測の規則  

3

4.7

  試験装置  

3

4.8

  試験方法と基本規格の要求項目との関係  

11

5

  外部端子付き IC カードの電気的特性の試験方法  

13

5.1

  VCC 端子  

13

5.2

  I/O 端子  

14

5.3

  CLK 端子  

15

5.4

  RST 端子  

16

5.5

  SPU(C6)端子  

17

6

  外部端子付き IC カードの論理的な操作の試験方法  

17

6.1

  リセット応答  

17

6.2

  T=0 プロトコル  

18

6.3

  T=1 プロトコル  

20

7

  IFD の物理的特性及び電気的特性の試験方法  

28

7.1

  外部端子の活性化  

28

7.2

  VCC 端子  

28

7.3

  I/O 端子  

30

7.4

  CLK 端子  

31

7.5

  RST 端子  

32

7.6

  SPU(C6)端子  

34

7.7

  外部端子の非活性化  

34

8

  IFD の論理的な操作の試験方法  

34

8.1

  リセット応答  

34

8.2

  T=0 プロトコル  

35

8.3

  T=1 プロトコル  

37


X 6305-3

:2012 (ISO/IEC 10373-3:2010)  目次

(2)

ページ

8.4

  不正な PCB に対する IFD の応答  

43


X 6305-3

:2012 (ISO/IEC 10373-3:2010)

(3)

まえがき

この規格は,工業標準化法第 14 条によって準用する第 12 条第 1 項の規定に基づき,一般社団法人日本

IC カードシステム利用促進協議会(JICSAP)及び一般財団法人日本規格協会(JSA)から,工業標準原案

を具して日本工業規格を改正すべきとの申出があり,日本工業標準調査会の審議を経て,経済産業大臣が

改正した日本工業規格である。

これによって,JIS X 6305-3:2002 は改正され,この規格に置き換えられた。

この規格は,著作権法で保護対象となっている著作物である。

この規格の一部が,特許権,出願公開後の特許出願又は実用新案権に抵触する可能性があることに注意

を喚起する。経済産業大臣及び日本工業標準調査会は,このような特許権,出願公開後の特許出願及び実

用新案権に関わる確認について,責任はもたない。

JIS X 6305

の規格群には,次に示す部編成がある。

JIS

X

6305-1

  第 1 部:一般的特性

JIS

X

6305-2

  第 2 部:磁気ストライプ付きカード

JIS

X

6305-3

  第 3 部:外部端子付き IC カード及び接続装置

JIS

X

6305-5

  第 5 部:光メモリカード

JIS

X

6305-6

  第 6 部:外部端子なし IC カード−近接型

JIS

X

6305-7

  第 7 部:非接触(外部端子なし)IC カード−近傍型


日本工業規格

JIS

 X

6305-3

:2012

(ISO/IEC 10373-3

:2010

)

識別カードの試験方法−

第 3 部:外部端子付き IC カード及び接続装置

Identification cards-Test methods-

Part 3: Integrated circuit cards with contacts and related interface devices

序文 

この規格は,2010 年に第 2 版として発行された ISO/IEC 10373-3 を基に,技術的内容及び構成を変更す

ることなく作成した日本工業規格である。

なお,この規格で側線又は点線の下線を施してある参考事項は,対応国際規格にはない事項である。

また,この規格は,JIS X 6301 に定義された ID カードのパラメタ及び国際流通用としてのこの ID カー

ドの使用方法のうち,外部端子付き IC カードを規定する一連の規格(JIS X 6320-2JIS X 6320-3 及び JIS 

X 6320-4

)及びこれに関連する接続装置の試験方法について規定する。

適用範囲 

この規格は,JIS X 6320 規格群の規定に従い,外部端子付き IC カード及び関連した接続装置の特性の試

験方法を定義する。

各々の試験方法は,一つ以上の基本規格を引用して規定する。基本規格は,JIS X 6301 又は識別カード

アプリケーションで使用される情報記憶技術を規定する一つ以上の補助規格であってもよい。

注記  許容性の基準は,この規格には含まれず,参照する規格に存在する。

JIS X 6305

規格群の第 3 部であるこの規格は,外部端子付き IC カード技術に固有な試験方法を扱う。JIS 

X 6305

規格群の第 1 部である JIS X 6305-1 は,1 種類以上のカード技術に関する共通の試験方法について

扱い,JIS X 6305 規格群の他の部は,それぞれのカードの試験技術について扱う。

この規格で記述される複数の試験方法は,それぞれ別々に独立して実行できるように配慮されている。

被試験の IC カードに対し全ての試験を順番に適用することは,要求されていない。この規格で規定される

試験方法は,JIS X 6320-3 に基づく。

IC カード及び IFD のそれぞれがこの規格で定義する試験方法を用いた適合性を満たしていても,実環境

で使用する場合に障害が起こらないことは保証されない。信頼性試験は,この規格の範囲外とする。

この規格は,IC カードの完全な機能を証明するためのいかなる試験も定義しない。試験方法は,最小限

の機能が確かめられることだけを要求する。最小限の機能は,次に定義する。

−  カードの集積回路は,基本規格に適合するリセット応答を返す。

−  カードの集積回路につながる外部端子は,基本規格に適合する電気抵抗を保持する。

注記  この規格の対応国際規格及びその対応の程度を表す記号を,次に示す。

ISO/IEC 10373-3:2010

,Identification cards−Test methods−Part 3: Integrated circuit cards with

contacts and related interface devices(IDT)


2

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

なお,対応の程度を表す記号“IDT”は,ISO/IEC Guide 21-1 に基づき,

“一致している”こ

とを示す。

引用規格 

次に掲げる規格は,この規格に引用されることによって,この規格の規定の一部を構成する。これらの

引用規格は,記載の年の版を適用し,その後の改正版(追補を含む。

)は適用しない。

JIS X 6301:2005

  識別カード−物理的特性

注記  対応国際規格:ISO/IEC 7810:2003,Identification cards−Physical characteristics(IDT)

JIS X 6320-3:2009

  識別カード−IC カード−第 3 部:外部端子付き IC カードの電気的インタフェー

ス及び伝送プロトコル

注記  対応国際規格:ISO/IEC 7816-3:2006,Identification cards−Integrated circuit cards−Part 3: Cards

with contacts−Electrical interface and transmission protocols(IDT)

JIS X 6320-4:2009

  識別カード−IC カード−第 4 部:交換のための構成,セキュリティ及びコマンド

注記  対応国際規格:ISO/IEC 7816-4:2005,Identification cards−Integrated circuit cards−Part 4:

Organization, security and commands for interchange(IDT)

用語及び定義 

この規格で用いる主な用語及び定義は,JIS X 6301 及び JIS X 6320-3 によるほか,次による。

3.1 

IC

カード(card)

JIS X 6320

規格群で規定する外部端子付き集積回路カード。

3.2 

試験対象品,DUT(DUT,device under test)

この規格の適用範囲内で試験される IC カード又は IFD。

3.3 

ETU

因子(etu-factor)

JIS X 6320-3

の 6.3.1 及び 7.1 に記載されているように,プロトコル及びパラメタ選択(protocol and

parameters selection, PPS)によって,基本値(negotiated values)が取り決められ(to be negotiated),etu を

決定しているパラメタ群。

3.4 

IFD

(interface device)

JIS X 6320-3

で規定する外部端子付き IC カードに接続する接続装置。

3.5 

通常使用(normal use)

カード技術に適した実装プロセスをもつ識別カード(JIS X 6301 の 4.

参照)及び装置間で使用される個

人情報の記録媒体としての使用。

3.6 

試験方法(test method)

規格を満たしていることを確認するために,識別カード及び接続する接続装置の特性を試験する方法。


3

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

3.7 

試験シナリオ(test scenario)

この規格で規定する試験方法で使用される代表的なプロトコル及びアプリケーション固有通信。

3.8 

代表的プロトコル及びアプリケーション固有通信(typical protocol and application specific communication)

DUT と試験装置との間の通信であって,DUT に実装されたプロトコル及びアプリケーションに基づき,

かつ,通常使用に対応した通信。

試験方法における一般適用条件 

4.1 

試験環境 

別途指定のない限り,試験環境は,23  ℃±3  ℃,相対湿度 40 %∼60 %とする。

4.2 

準備 

試験方法で要求される場合,試験対象カードは,別途指定のない限り,試験開始の 24 時間前から,試験

環境条件を満足する場所に置かなければならない。

4.3 

試験方法の選択 

試験方法は,関連した基本規格(4.8 参照)によって定義されるカードの特質を試験するために,必要に

応じて適用しなければならない。

4.4 

許容誤差 

別途指定のない限り,試験装置の性能(例えば,直線性)及び試験仕様(例えば,試験装置の調整)を

規定する数値に対する許容誤差は,±5 %以内でなければならない。

4.5 

総合的測定の不確かさ 

この試験方法によって測定された各値の不確かさを,試験成績書の中に記載しなければならない。

4.6 

電気計測の規則 

電位差は,IC カードの GND 端子を基準に定義され,IC カードへ流れる電流を正とする。

4.7 

試験装置 

4.7.1 

外部端子付き IC カードを試験するための装置(IC カード試験装置) 

4.7.1.1 VCC

端子電圧(U

CC

)及びタイミングの生成 

表 1VCC 端子電圧及びタイミング 

パラメタ

動作クラス

範囲

精度

U

CC

 

クラス A,B,C

−1 V∼6 V

±20 mV

t

R

t

F

クラス A,B,C 0

μs∼500 μs

±100 μs

4.7.1.2 

I

CC

の測定 

表 2I

CC

パラメタ 

特性

モード

範囲

精度

分解能

I

CC

スパイク電流測定時 0

mA∼200 mA

±2 mA

20 ns

活性化状態 0

mA∼100 mA

±1 mA

1 ms 間以上の平均

クロック停止時 0

μA∼200 μA

±10 μA 1

ms 間以上の平均


4

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

4.7.1.3 SPU(C6)

端子電圧の生成 

5.5

及び JIS X 6320-3 による。

4.7.1.4 RST

端子電圧及びタイミングの生成 

表 3RST 端子電圧及びタイミング 

パラメタ

動作クラス

範囲

精度

U

IH

U

IL

 

クラス A,B

−1 V∼6 V

±20 mV

U

IH

 

クラス C

−1 V∼2 V

±20 mV

U

IL

 

クラス C

−1 V∼1 V

±20 mV

t

R

t

F

0

μs∼2 μs

±20 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上

がり及び立下がり)時間を示す。

注記  表 の内容は,試験を実施するための基本条件であり,試験装置設定値の可変範囲を示してい

る。試験を実施するに当たっては,動作クラス別に電気的特性を規定した JIS X 6320-3 を参照

することが望ましい。

4.7.1.5 RST

端子電流の測定 

表 4RST 端子電流 

特性

モード

範囲

精度

分解能

I

IH

活性化状態

−30 μA∼200 μA

±10 μA 100 ns

I

IL

活性化状態

−200 μA∼30 μA

±10 μA 100 ns

4.7.1.6 IC

カードの受信モードにおける I/O 端子電圧及びタイミングの生成 

表 5I/O 端子電圧及びタイミング 

パラメタ

モード

動作クラス

範囲

精度

U

IH

U

IL

 IC カード:受信モード

試験装置:送信モード

クラス A,B

−1 V∼6 V

±20 mV

U

IH

 IC カード:受信モード

試験装置:送信モード

クラス C

−1 V∼2 V

±20 mV

U

IL

 IC カード:受信モード

試験装置:送信モード

クラス C

−1 V∼1 V

±20 mV

t

R

t

F

 IC カード:受信モード

試験装置:送信モード

 0

μs∼2 μs

±100 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.1.7 IC

カードの受信モードにおける I/O 端子電流の測定 


5

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 6I/O 端子電流(受信モード) 

パラメタ

モード

範囲

精度

分解能

I

IH

 IC カード:受信モード

試験装置:送信モード

−300 μA∼30 μA

±10 μA 100 ns

I

IL

 IC カード:受信モード

試験装置:送信モード

−1.5 mA∼−0.2 mA

±50 μA 100 ns

IC カード:受信モード

試験装置:送信モード

−200 μA∼30 μA

±10 μA 100 ns

4.7.1.8 I/O

端子電流の生成 

表 7I/O 端子電流 

パラメタ

モード

範囲

精度

レベルに達した後の

安定化時間

I

OH

 IC カード:送信モード

試験装置:受信モード

VCC に 20 k

Ωで接続

又は同等の回路

±200

Ω

I

OL

 IC カード:送信モード

試験装置:受信モード

0 mA∼1.5 mA

±50 μA 100

ns 未満

4.7.1.9 I/O

端子電圧及びタイミングの測定 

表 8I/O 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

IH

U

IL

クラス A,B,C

−1 V∼6 V

±20 mV

20 ns

t

R

t

F

  0

μs∼2 μs

±20 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.1.10 CLK

端子電圧の生成 

表 9CLK 端子電圧 

特性

動作クラス

範囲

精度

分解能

U

IH

U

IL

クラス A,B

−1 V∼6 V

±20 mV

20 ns

U

IH

クラス C

−1 V∼2 V

±20 mV

20 ns

U

IL

クラス C

−1 V∼2 V

±20 mV

20 ns

4.7.1.11 CLK

端子の波形の生成(一周期の測定) 


6

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 10CLK 端子の波形 

特性

範囲

精度

デューティサイクル

周期の 35 %∼65 %

±5 ns

周波数 0.5

MHz∼5.5 MHz

±5 kHz

周波数 5

MHz∼20.5 MHz

±50 kHz

t

R

t

F

周期の 1 %∼10 %

±5 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.1.12 CLK

端子電流の測定 

表 11CLK 端子電流 

特性

動作クラス

範囲

精度

分解能

I

IH

活性化状態

−30 μA∼150 μA

±10 μA 20

ns

I

IL

活性化状態

−150 μA∼30 μA

±10 μA 20

ns

4.7.1.13 RST

CLK

及び I/O 端子の静電容量の測定 

表 12−外部端子の静電容量 

特性

範囲

精度

C 0

pF∼50 pF

±5 pF

注記  外部端子の負荷容量は,外部端子と GND 端子との間で測定する。

4.7.1.14 

外部端子の連続した活性化及び非活性化の生成 

表 13−活性化及び非活性化 

信号切替え時間の範囲

精度

0 s∼1 s

±200 ns(又は 1 クロック周期のいずれか小さい値)

4.7.1.15 

プロトコルのエミュレート 

IC カード試験装置は,代表的なアプリケーション固有の通信を実行するときに要求されるプロトコル

T=0,T=1 及び IFD のアプリケーションをエミュレートできなければならない。

注記  特定の機能が IC カードに実装されていない場合には,IC カード試験装置に,対応する試験能

力を備えていることを要求しない(例えば,IC カードで実装されない T=0 プロトコル)

4.7.1.16 IC

カードの受信モードにおける I/O キャラクタの生成タイミング 

IC カード試験装置は,JIS X 6320-3 に従い,I/O 端子にビット列を生成できなければならない。

開始ビットの長さ,保護時間,誤り信号などの全てのタイミングパラメタを,設定できなければならな

い。

表 14I/O キャラクタの生成タイミングの精度(受信モード) 

記号

意味

精度

ε

t

全てのタイミングパラメタ

±4 クロック周期


7

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

4.7.1.17 I/O

プロトコルの測定及び監視 

IC カード試験装置は,CLK 周波数に関係して I/O 端子の論理的な“低”レベル状態及び“高”レベル状

態のタイミングを測定し,監視することができなければならない。

表 15−タイミング特性 

特性

精度

全てのタイミングパラメタ

±2 クロック周期

4.7.1.18 

プロトコル分析 

IC カード試験装置は,JIS X 6320-3 に適合した T=0 プロトコル及び T=1 プロトコルに一致するビット列

の分析のため,並びに上位のプロトコル及びアプリケーションの確認のために論理的なデータフローを抽

出できなければならない。

注記  特定の機能が IC カードに実装されていない場合には,IC カード試験装置に,対応する試験能

力を備えていることを要求しない(例えば,IC カードで実装されない T=0 プロトコル)

。また,

試験装置は拡張された能力をもっていてもよい。例えば,IC カードが標準の READ BINARY コ

マンドをサポートしていない場合,ケース 2 のいずれかのコマンド(JIS X 6320-4 参照)を生

成してもよい。

4.7.2 

接続装置を試験するための装置(IFD 試験装置) 

4.7.2.1 VCC

端子電流(I

CC

)の生成 

表 16VCC 端子電流 

パラメタ

モード

範囲

精度

レベルに達した後の

安定化時間

I

CC

スパイク生成状態 0

mA∼120 mA

±2 mA

b)

 <

100

ns

活性化状態 0

mA∼70 mA

±1 mA

< 100 ns

クロック停止状態 0

mA∼1.2 mA

±10 μA <

100

ns

非活性化状態

a)

−1.2 mA∼0 mA

±10 μA <

100

ns

t

R

t

F

 

 100 ns

±50 ns

パルス長  100

ns∼500 ns

±50 ns

停止状態の長さ

(周期的)

 100

ns∼1 000 ns

±50 ns

停止状態の長さ

(ランダム)

 10

μs∼2 000 μs

±1 μs

a)

  最大出力電圧は,5 V に制限しなければならない。

b)

  スパイク生成のための動的条件。

4.7.2.2 VCC

端子電圧(U

CC

)及びタイミングの測定 

表 17VCC 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

CC

クラス A,B,C

−1 V∼6 V

±20 mV

10 ns


8

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

4.7.2.3 SPU(C6)

端子電圧及びタイミングの測定 

表 18SPU 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

CC

クラス A,B,C

−1 V∼6 V

±20 mV

10 ns

4.7.2.4 RST

端子電流の生成 

表 19RST 端子電流 

パラメタ

モード

範囲

精度

レベルに達した後の

安定化時間

I

IH

活性化状態

−30 μA∼200 μA

±10 μA <

100

ns

I

IL

 

活性化状態

−250 μA∼30 μA

±10 μA <

100

ns

I

a)

非活性化状態

−1.2 mA∼0 mA

±10 μA <

100

ns

a)

  出力電圧は,−0.5 V∼5.5 V に制限する。

4.7.2.5 RST

端子電圧及びタイミングの測定 

表 20RST 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

IH

U

IL

クラス A,B,C

−1 V∼6 V

±20 mV

20 ns

t

R

t

F

 

 0

μs∼2 μs

±20 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.2.6 I/O

端子電流の生成 

表 21I/O 端子電流 

パラメタ

モード

範囲

精度

レベルに達した後の

安定化時間

I

IH

I

OH

試験装置:受信モード

IFD:送信モード

又は

試験装置:送信モード

IFD:受信モード

−400 μA∼50 μA

±5 μA <

100

ns

I

IL

 

試験装置:受信モード

IFD:送信モード

又は

試験装置:受信モード

IFD:受信モード

0 mA∼1.5 mA

±10 μA <

100

ns

I

OL

 

IFD が受信モード 0

μA∼1 200 μA

±10 μA <

100

ns

I

a)

 

非活性化状態

−1.2 mA∼0 mA

±10 μA <

100

ns

a)

  出力電圧は,−0.5 V∼5.5 V に制限する。


9

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

4.7.2.7 I/O

端子電圧及びタイミングの測定 

表 22I/O 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

IH

U

IL

クラス A,B,C

−1 V∼6 V

±20 mV

20 ns

t

R

t

F

 

 0

μs∼2 μs

±20 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.2.8 IFD

の送信モードにおける I/O 端子電圧及びタイミングの生成 

表 23I/O 端子電圧及びタイミング(送信モード) 

パラメタ

モード

動作クラス

範囲

精度

U

IH

U

IL

 IFD:受信モード

試験装置:送信モード

クラス A,B

−1 V∼6 V

±20 mV

U

IH

 

IFD:受信モード

試験装置:送信モード

クラス C

−1 V∼2 V

±20 mV

U

IL

 

IFD:受信モード

試験装置:送信モード

クラス C

−1 V∼1 V

±20 mV

t

R

t

F

 

IFD:受信モード

試験装置:送信モード

 0

μs∼2 μs

±100 ns

注記  t

R

及び t

F

は,V

H

 min と V

L

 max とで決まる信号振幅の 10 %∼90 %の間の遷移(立上がり及び立下がり)時間

を示す。

4.7.2.9 IFD

の送信モードにおける I/O 端子電流の測定 

表 24I/O 端子電流(送信モード) 

パラメタ

モード

範囲

精度

分解能

I

OL

 

送信モード 0

μA∼1 200 μA

±10 μA 20

ns

I

a)

 

非活性化状態 0

mA∼1.2 mA

±10 μA 20

ns

a)

  出力電圧は,−0.5 V∼5.5 V に制限する。

4.7.2.10 CLK

端子電流の生成 

表 25CLK 端子電流 

パラメタ

モード

範囲

精度

レベルに達した後の

安定化時間

I

IH

活性化状態

−30 μA∼150 μA

±10 μA

< 20 ns

I

IL

 

活性化状態

−150 μA∼30 μA

±10 μA

< 20 ns

I

a)

非活性化状態

−1.2 mA∼0 mA

±10 μA <

100

ns

a)

  出力電圧は,−0.5 V∼5.5 V に制限する。

4.7.2.11 CLK

端子電圧及びタイミングの測定 


10

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 26CLK 端子電圧及びタイミング 

特性

動作クラス

範囲

精度

分解能

U

IH

U

IL

クラス A,B,C

−1 V∼6 V

±20 mV

20 ns

4.7.2.12 CLK

端子の波形の測定(一周期の測定) 

表 27CLK 端子の波形 

特性

範囲

精度

デューティサイクル

a)

周期の 35 %∼65 %

周期の±2.5 %

周波数

b)

 0.5

MHz∼20.5 MHz

周期の±2.5 %

t

R

t

F

c)

 

周期の 1 %∼10 %

周期の±2.5 %

IFD 試験装置は,測定の間,全てのサイクルを確認できなければならない。 

a)

  デューティサイクルは,隣接する二つの立上がりエッジ間で測定する。各立上がりエッジの測定点は,V

H

 min

(100 %)と V

L

 max(0 %)との 50 %とする。

b)

  周波数は,隣接する二つの立上がりエッジ間で測定する。各立上がりエッジの測定点は V

H

 min(100 %)と

V

L

 max(0 %)との 50 %とする。

c)

  t

R

及び t

F

は,V

H

min と V

L

max とで決まる信号振幅の 10 %∼90 %の遷移(立上がり及び立下がり)時間を示

す。

4.7.2.13 GND

と I/O 端子との間の静電容量の測定 

表 28−外部端子間の静電容量 

特性

範囲

精度

C 0

pF∼50 pF

±5 pF

4.7.2.14 I/O

プロトコルのエミュレート 

IFD 試験装置は,試験シナリオを実行する場合に必要とされるプロトコル T=0,T=1 及び IC カードのア

プリケーションをエミュレートできなければならない。

注記  特定の機能が IC カードに実装されていない場合には,IFD 試験装置に,対応する試験能力を備

えていることを要求しない(例えば,IC カードで実装されない T=0 プロトコル)

4.7.2.15 

送信モードにおける I/O キャラクタの生成タイミング 

IFD 試験装置は,JIS X 6320-3 に従い,I/O 端子にクロック周波数に応じたビット列を生成できなければ

ならない。

全てのビットの長さ,保護時間,誤り信号などの全てのタイミングパラメタが設定できなければならな

い。

表 29−タイミングパラメタの精度 

記号

意味

精度

ε

t

全てのタイミングパラメタ

±4 クロック周期

4.7.2.16 I/O

プロトコルの測定及び監視 

IFD 試験装置は,CLK 周波数に関係して I/O 端子の論理的な“低”レベル状態及び“高”レベル状態の


11

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

タイミングを測定し,監視することができなければならない。

表 30−タイミング特性 

特性

精度

全てのタイミング特性

±2 クロック周期

4.7.2.17 

プロトコル分析 

IFD 試験装置は,JIS X 6320-3 に適合した T=0 プロトコル及び T=1 プロトコルに一致するビット列の分

析のため,並びに上位のプロトコル及びアプリケーションの確認のために論理的なデータフローを抽出で

きなければならない。

注記  特定の機能が IC カードに実装されていない場合には,IFD 試験装置に,対応する試験能力を備

えていることを要求しない(例えば,IC カードで実装されない T=0 プロトコル)

4.7.2.18 

各端子のインピーダンス(非活性化状態) 

表 31−インピーダンス 

端子

抵抗

精度

容量

精度

VCC 10

kΩ

±1 kΩ 30

pF ±6 pF

I/O 50

kΩ

±5 kΩ 30

pF ±6 pF

RST 50

kΩ

±5 kΩ 30

pF ±6 pF

CLK 50

kΩ

±5 kΩ 30

pF ±6 pF

4.7.3 

試験シナリオ 

この規格の箇条 5,箇条 6,箇条 及び箇条 で定義する DUT の試験は,実行のための試験シナリオを

必要とする。この試験シナリオは,

“代表的プロトコル及びアプリケーション固有通信”であり,DUT の

通常使用のために想定され DUT に実装される,

プロトコル及びアプリケーション固有の機能に依存する。

これらの試験の実施者は試験シナリオを定義し,その試験結果を記録する。試験シナリオは,実際に利

用される場合に想定される DUT の全機能又は代表的なサブセットを取り込まなければならず,もし全機

能を取り込むことが実際的であれば,それが望ましい。試験シナリオは,少なくとも 1 秒の持続期間がな

ければならない。

注記  試験の実施者が試験シナリオを定義するためには,実装されたプロトコル及び機能についての

情報だけでなく,DUT の想定使用法についての情報も必要とすることがある。

4.8 

試験方法と基本規格の要求項目との関係 

全ての相対的な電圧定義(例えば,0.7×U

CC

,0.15×U

CC

又は U

CC

+0.3 V)は,GND 端子を基準にして

決めなければならない。そして同時に測定した U

CC

の電圧値に対して検査しなければならない。


12

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 32−外部端子付き IC カードの電気的特性の試験方法 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

5.1 

VCC 端子

JIS X 6320-3 

5.2.1 

5.2 

I/O 端子

JIS X 6320-3

5.2.5 

5.3 

CLK 端子

JIS X 6320-3

5.2.3 

5.4 

RST 端子

JIS X 6320-3

5.2.2 

5.5 

SPU(C6)端子

JIS X 6320-3

5.2.4 

表 33−外部端子付き IC カードの論理的な操作の試験方法−リセット応答(ATR 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

6.1.1 

コールドリセット及びリセット応答

(ATR)

JIS X 6320-3

6.2.1

6.2.2,箇条 7

箇条 8

6.1.2 

ウォームリセット

JIS X 6320-3

6.2.3 

表 34−外部端子付き IC カードの論理的な操作の試験方法−T=0 プロトコル 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

6.2.1 

T=0 プロトコルの I/O 伝送タイミング

JIS X 6320-3

7.1

7.210.2 

6.2.2 

T=0 プロトコルの I/O キャラクタ再送

JIS X 6320-3

7.3

10.2 

6.2.3 

T=0 プロトコルの I/O 受信タイミング

及び誤り信号

JIS X 6320-3

7.1

7.27.310.2 

表 35−外部端子付き IC カードの論理的な操作の試験方法−T=1 プロトコル 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

6.3.1 

T=1 プロトコルの I/O 送信タイミング

JIS X 6320-3

7.1

7.28.311.211.3

11.4.2

11.4.3 

6.3.2 

T=1 プロトコルの I/O 受信タイミング

JIS X 6320-3

7.1

7.28.311.211.3

11.4.2

11.4.3 

6.3.3 

キャラクタ待ち時間(CWT)の動作

JIS X 6320-3

11.4.3 

6.3.4 

キャラクタ待ち時間(CWT)を超えた

ときの IFD への IC カードの動作

JIS X 6320-3

11.4.3 

6.3.5 

ブロック保護時間(BGT

JIS X 6320-3

11.4.3 

6.3.6 

IC カードによるブロックシーケンス

JIS X 6320-3

11.6.3 

6.3.7 

プロトコル誤りに対する IC カードの動作

JIS X 6320-3

11.6.3 

6.3.8 

IC カードによる送信誤りの回復

JIS X 6320-3

11.6.3 

6.3.9 

再同期

JIS X 6320-3

11.6.3 

6.3.10 

IFSD 調整

JIS X 6320-3

11.4.2 

6.3.11 

IFD による打切り

JIS X 6320-3

11.6.3 


13

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 36IFD の物理的特性及び電気的特性の試験方法 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

7.1 

外部端子の活性化

JIS X 6320-3

6.1

6.2.16.2.2 

7.2 

VCC 端子

JIS X 6320-3

5.2.1 

7.3 

I/O 端子

JIS X 6320-3

5.2.5 

7.4 

CLK 端子

JIS X 6320-3

5.2.3 

7.5 

RST 端子

JIS X 6320-3

5.2.2 

7.6 

SPU(C6)端子

JIS X 6320-3

5.2.4 

7.7 

外部端子の非活性化

JIS X 6320-3

6.4 

表 37IFD の論理的な操作の試験方法−リセット応答(ATR 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

8.1.1 

IC カードのリセット(コールドリセット)

JIS X 6320-3

6.2.2 

8.1.2 

IC カードのリセット(ウォームリセット)

JIS X 6320-3

6.2.3 

表 38IFD の論理的な操作の試験方法−T=0 プロトコル 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

8.2.1 

T=0 プロトコルの I/O 送信タイミング

JIS X 6320-3

7.1

7.210.2 

8.2.2 

T=0 プロトコルの I/O キャラクタ再送

JIS X 6320-3

7.3

10.2 

8.2.3 

T=0 プロトコルの I/O 受信タイミング

及び誤り信号

JIS X 6320-3

7.1

7.27.310.2 

表 39IFD の論理的な操作の試験方法−T=1 プロトコル 

この規格の試験方法

対応する要求項目

細分箇条

試験項目名

基本規格

細分箇条

8.3.1 

T=1 プロトコルの I/O 送信タイミング

JIS X 6320-3

7.1

7.28.311.211.3

11.4.2

11.4.3 

8.3.2 

T=1 プロトコルの I/O 受信タイミング

JIS X 6320-3

7.1

7.28.311.211.3

11.4.2

11.4.3 

8.3.3 

IFD のキャラクタ待ち時間(CWT)動作

JIS X 6320-3

11.4.3 

8.3.4 

キャラクタ待ち時間(CWT)を超えた

IC カードに対する IFD 動作

JIS X 6320-3

11.4.3 

8.3.5 

ブロック保護時間(BGT

JIS X 6320-3

11.4.3 

8.3.6 

IFD によるブロックシーケンス

JIS X 6320-3

11.6.3 

8.3.7 

IFD による送信誤りの回復

JIS X 6320-3

11.6.3 

8.3.8 

IFSC 調整

JIS X 6320-3

11.4.2 

8.3.9 

IC カードによる打切り

JIS X 6320-3

11.6.3 

外部端子付き IC カードの電気的特性の試験方法 

5.1 VCC

端子 

この試験の目的は,VCC 端子で IC カードが消費する電流を測定すること,及び U

CC

の規定の範囲(JIS 

X 6320-3

の 5.2.1 参照)内で IC カードが動作するかを確認することである。


14

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

5.1.1 

試験装置 

4.7.1

に示す。

5.1.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) IC

カード試験装置に

表 40 に示すパラメタを設定する(IC カードがサポートしている最低電圧の動作

クラスから始める。

表 40IC カード試験装置パラメタ 

パラメタ

設定

U

CC

U

CC

 min

f

CLK

f

CLK

 max

a)

a)

  JIS X 6320-3 の 8.3 に従った f

CLK

 max

b) IC

カードをリセットする。

c)

試験シナリオを実行する。通信の間,

表 41 で示される特性を継続的に監視し,値を測定する。

表 41−測定信号 

特性

I

CC

I

CC

 max

d) IC

カードが JIS X 6320-3 の 6.3.2 に従ったクロック停止をサポートしている場合,これを実行する。

クロック停止期間中,

表 41 で示される信号及び値を継続的に監視し,値を測定する。

e)

JIS X 6320-3

の 6.3.2 に従い f

CLK

を再起動する。

注記  対応国際規格では 5.3.4 となっているが,6.3.2 の間違いである。

f)

試験シナリオを実行する。通信の間,

表 41 で示される特性及び値を継続的に監視し,値を測定する。

g)  U

CC

=U

CC

 max で b)  から f)  までを繰り返す。

h) IC

カードがサポートしている全ての動作クラスに対して,a)  から g)  までを繰り返す。

5.1.3 

試験成績書 

試験の間に測定された値,及び全ての通信が JIS X 6320-3 に適合していたかどうかを試験成績書に記載

する。

5.2 I/O

端子 

この試験の目的は,I/O 端子の静電容量,通常動作条件下(I

OL

 max/min 及び I

OH

 max /min)の I/O 端子の

出力電圧(U

OH

U

OL

,IC カードの送信モードでの I/O 端子の t

R

及び t

F

,並びに IC カードの受信モードで

の I/O 端子入力電流(I

IL

)を測定することである。

5.2.1 

試験装置 

4.7.1

に示す。

5.2.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) I/O

端子の静電容量 C

IO

を測定する。

b) IC

カード試験装置に

表 42 に示すパラメタを設定する(IC カードがサポートしている最低電圧の動作

クラスから始める。


15

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 42IC カード試験装置パラメタ 

パラメタ

設定

U

CC

U

CC

 max

U

IH

U

IH

 min

U

IL

U

IL

 min

I

OH

a) 

I

OL

I

OL

 max

t

R

t

R

 max

t

F

t

F

 max

a)

  IC

カードへの過電圧による損傷を防止するために,I

OH

の電流源の代わりに,VCC 端子への 20 k

Ωの抵抗(又

はその等価回路)を使用しなければならない。

c) IC

カードをリセットする。

d)

試験シナリオを実行する。通信の間,

表 43 で示される特性を継続的に監視し,値を測定する。

表 43−測定すべき値 

特性

I

IH

I

IH

 max

I

IL

I

IL

 max

U

OH

U

OH

 min,U

OH

 max

U

OL

U

OL

 min,U

OL

 max

t

R

t

R

 max

t

F

t

F

 max

e) IC

カードへの電力供給を停止する。

f) IC

カード試験装置に

表 42 に示すパラメタを設定する。

g) IC

カードをリセットする。

h)

試験シナリオを実行する。通信の間,

表 43 で示される特性及び値を継続的に監視し,値を測定する。

i) IC

カードへの電力供給を停止する。

j) IC

カードがサポートしている全ての動作クラスに対して b)  から i)  までを繰り返す。

5.2.3 

試験成績書 

I/O 端子の静電容量の値,試験の間に測定された値,及び全ての通信が JIS X 6320-3 に適合していたか

どうかを試験成績書に記載する。

5.3 CLK

端子 

この試験の目的は,IC カードの CLK 端子消費電流を測定すること,並びに規定のクロック周期及びク

ロック波形(JIS X 6320-3 の 5.2.3 及び 8.3 参照)内で IC カードが動作するかを確認することである。

5.3.1 

試験装置 

4.7.1

に示す。

5.3.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) CLK

端子の静電容量 C

CLK

を測定する。

b) IC

カード試験装置に

表 44 に示すパラメタを設定する(IC カードがサポートしている最低電圧の動作

クラスから始める。


16

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 44IC カード試験装置パラメタ 

パラメタ

設定

U

CC

U

CC

 max

U

IH

U

IH

 min

U

IL

U

IL

 min

f

CLK

f

CLK

 min

デューティサイクル 40

%状態 H

c) IC

カードをリセットする。

d)  f

CLK

を JIS X 6320-3 の 5.2.3 及び 8.3 に従った f

CLK

 max に設定する。

e)

試験シナリオを実行する。通信の間,

表 45 で示される特性を継続的に監視し,値を測定する。

表 45−測定すべき値 

特性

I

IH

I

IH

 max

I

IL

I

IL

max

f) IC

カードへの電力供給を停止する。

g) IC

カード試験装置に

表 44 に示すパラメタを設定する。

h) IC

カードをリセットする。

i)

試験シナリオを実行する。通信の間,

表 45 で示される特性及び値を継続的に監視し,値を測定する。

j) IC

カードへの電力供給を停止する。

k) IC

カードがサポートしている全ての動作クラスに対して b)  から j)  までを繰り返す。

5.3.3 

試験成績書 

CLK 端子の静電容量の値,試験の間に測定された値,及び全ての通信が JIS X 6320-3 に適合していたか

どうかを試験成績書に記載する。

5.4 RST

端子 

この試験の目的は,IC カードの RST 端子消費電流を測定すること,並びに許容される RST 信号の最小

及び最大のタイミングと電圧とで IC カードが動作するかを確認することである(JIS X 6320-3 の 5.2.2 

照)

5.4.1 

試験装置 

4.7.1

に示す。

5.4.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) RST

端子の静電容量 C

RST

を測定する。

b) IC

カード試験装置に

表 46 に示すパラメタを設定する(IC カードがサポートしている最低電圧の動作

クラスから始める。


17

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 46IC カード試験装置パラメタ 

パラメタ

設定

U

CC

U

CC

 max

U

IH

U

IH

 min

U

IL

U

IL

 min

f

CLK

f

CLK

 min

c) IC

カードをリセットする。

d)

試験シナリオを実行する。通信の間,

表 47 で示される特性を継続的に監視し,値を測定する。

表 47−測定すべき値 

特性

I

IH

I

IH

 max

I

IL

I

IL

 max

e) IC

カードへの電力供給を停止する。

f) IC

カード試験装置に

表 46 に示すパラメタを設定する。

g) IC

カードをリセットする。

h)

試験シナリオを実行する。通信の間,

表 47 で示される特性及び値を継続的に監視し,値を測定する。

i) IC

カードへの電力供給を停止する。

j) IC

カードがサポートしている全ての動作クラスに対して b)  から i)  までを繰り返す。

5.4.3 

試験成績書 

RST 端子の静電容量の値,試験の間に測定された値,及び全ての通信が JIS X 6320-3 に適合していたか

どうかを試験成績書に記載する。

5.5 SPU(C6)

端子 

SPU(C6)端子に適用する標準試験は,存在しない。この端子が専用のアプリケーションで使われる場合

は,アプリケーション固有の試験を適用することが望ましい。

外部端子付き IC カードの論理的な操作の試験方法 

6.1 

リセット応答 

6.1.1 

コールドリセット及びリセット応答(ATR 

この試験の目的は,JIS X 6320-3 の 6.2.2 に従ったコールドリセット手順中の IC カードの動作を測定す

ることである。

6.1.1.1 

試験装置 

4.7.1

に示す。

6.1.1.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

注記  “全ての信号遷移(レベル及びタイミング)を記録する。”とは,クロック信号の毎回の遷移ま

で記録することを求めているのではなく,各端子の信号遷移(レベルとタイミングとの相関関


18

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

係)が確認できる内容で十分であり,グラフ化した場合,JIS X 6320-3 

図 のようになるも

のを求めている。

a)  JIS X 6320-3

の 6.2.1 に従い,IC カードを活性化する。

b) CLK

端子を活性化し,400 クロックサイクルの後,RST 端子を状態 H に設定する。

c) IC

カードが ATR を送信中に,少なくとも ATR の 1 キャラクタ(無作為に選ばれる。

)に対して JIS X 

6320-3

の 7.3 に従った送信誤り信号を送る。

d) IC

カードを用いて試験シナリオを実行する。

e) IC

カードへの電力供給を停止する。

6.1.1.3 

試験成績書 

信号の記録及び ATR を試験成績書に記載する。

6.1.2 

ウォームリセット 

この試験の目的は,JIS X 6320-3 の 6.2.3 に従ったウォームリセット手順中の IC カードの動作を測定す

ることである。

6.1.2.1 

試験装置 

4.7.1

に示す。

6.1.2.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a)  JIS X 6320-3

の 6.2.1 及び 6.2.2 に従い IC カードを活性化し,リセットする。

b) IC

カードを用いて試験シナリオを実行する。

c)

JIS X 6320-3

の 6.2.3 に従い,400 クロックサイクルの間,RST 端子を状態 L にしてウォームリセット

を開始する。

d) IC

カードが ATR を送信中に,少なくとも ATR の 1 キャラクタ(無作為に選ばれる。

)に対して JIS X 

6320-3

の 7.3 に従った送信誤り信号を送る。

e) IC

カードを用いて試験シナリオを実行する。

f) IC

カードへの電力供給を停止する。

6.1.2.3 

試験成績書 

信号の記録及び ATR を試験成績書に記載する。

6.2 T=0

プロトコル 

IC カードが T=0 プロトコルをサポートしている場合だけ,次の試験を行う。

注記

ε

t

は,

表 14I/O キャラクタの生成タイミングの精度(受信モード)”で定義する。

6.2.1 T=0

プロトコルの I/O 伝送タイミング 

この試験の目的は,IC カードによって送信されるデータのタイミングを測定することである(JIS X 

6320-3

の 7.17.2 及び 10.2 参照)

6.2.1.1 

試験装置 

4.7.1

に示す。

6.2.1.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ


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X 6305-3

:2012 (ISO/IEC 10373-3:2010)

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a)

規定のビットタイミングパラメタで IC カードの試験シナリオを実行する

JIS X 6320-3 の 10.2 参照)

b)

全ての実行可能な ETU 因子で a)  を繰り返す。

c)

対応すべき全てのアプリケーションに対して,a)  から b)  までを繰り返す。

6.2.1.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

6.2.2 T=0

プロトコルの I/O キャラクタ再送 

この試験の目的は,IC カードによるキャラクタ再送の実行とタイミングとを測定することである(JIS X 

6320-3

の 7.3 参照)

6.2.2.1 

試験装置 

4.7.1

に示す。

6.2.2.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a)

規定のキャラクタタイミングで IC カードの試験シナリオを実行する(JIS X 6320-3 の 7.2 参照)

b)

次の c)e)  の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な

内容だけでなく,全ての信号遷移(レベル及びタイミング)を記録する。

c) IC

カードから送信される各バイトに対して 5 回連続して最小時間の誤り状況を生成する。その条件と

は JIS X 6320-3 の 7.3 に従い,開始ビットの先端と誤り信号の先端との時間差を,規定された最小値

[(10.5−0.2) etu+

ε

t

]にして,最小期間(1 etu+

ε

t

)の誤り信号を送出することである。

d) IC

カードから送信される各バイトに対して 5 回連続して最大時間の誤り状況を生成する。その条件と

は JIS X 6320-3 の 7.3 に従い,開始ビットの先端と誤り信号の先端との時間差を,規定された最大値

[(10.5+0.2) etu−

ε

t

]にして,最大期間(2 etu−

ε

t

)の誤り信号を送出することである。

e) IC

カードがもつ全ての ATR に対して,c)  から d)  までを繰り返す(JIS X 6320-3 の 6.2.4 参照)

6.2.2.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

6.2.3 T=0

プロトコルの I/O 受信タイミング及び誤り信号 

この試験の目的は,

IC カードの受信タイミング及び誤り信号を測定することである(JIS X 6320-3 の 7.1

7.2

7.3 及び 10.2 参照)

6.2.3.1 

試験装置 

4.7.1

に示す。

6.2.3.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) IC

カード試験装置に,

表 48 に示すビットタイミングパラメタを設定する。


20

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 48IC カード試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最大[tn = (n+0.2) etu−

ε

t

JIS X 6320-3

の箇条 7

連続する二つのキャラクタ間の遅延

9 600 etu

注記  JIS X 6320-3 の IC カードは,

最大値を定義していない。

b) IC

カードを用いて試験シナリオを実行する。

c)

1 バイトに対して 5 回連続するパリティ誤りを生成し,その後,有効な 1 バイトを送信する。引き続

き次に送信する 1 バイトに対して 5 回連続するパリティ誤りを生成する。

d)

全ての実行可能な ETU 因子で a)  から c)  までを繰り返す。

e) IC

カード試験装置に,

表 49 に示すビットタイミングパラメタを設定する。

表 49IC カード試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最小[tn = (n−0.2) etu+

ε

t

JIS X 6320-3

の箇条 7

連続する二つのキャラクタ間の遅延 12

etu+R×N / f+

ε

t

JIS X 6320-3

の箇条 7

f)

b)

から d)  までを繰り返す。

g)

対応すべき全てのアプリケーションで,a)  から f)  までを繰り返す。

6.2.3.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

6.3 T=1

プロトコル 

IC カードが T=1 プロトコルをサポートしている場合だけ,次の試験を行う。

試験中に偶然の伝送エラーが発生する場合,エラー回復手続は,JIS X 6320-3 の 11.6.2 に従って行われ

なければならない。

注記  この 6.3 の試験方法の記述では,図で示される試験シナリオを含んでいるものがある。これら

のシナリオは,IC カードが,長さ 36 バイトであり,データとして“31 32 33 34  … 54”が記録

される透過ファイルをもち,2 バイト読出しの READ BINARY コマンド[I(0,0) (INF =“00 B0

00 00 02”)]が実行可能であることを想定している。

6.3.1 T=1

プロトコルの I/O 送信タイミング 

この試験の目的は,IC カードによって送信されるデータのタイミングを測定することである(JIS X 

6320-3

の 7.17.28.311.211.311.4.2 及び 11.4.3 参照)

6.3.1.1 

試験装置 

4.7.1

に示す。

6.3.1.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a)

規定のビットタイミングパラメタ(JIS X 6320-3 の 11.2 参照)

,及び ATR の N(JIS X 6320-3 の 8.3 

照)によって定義される連続する二つのキャラクタ間の最小遅延で,少なくとも 1 秒の間,代表的な

プロトコル T=1 及び IC カードアプリケーション固有通信を実行する。


21

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

b)

全ての実行可能な ETU 因子で a)  を繰り返す。

c)

対応すべき全てのアプリケーションで,a)  から b)  までを繰り返す。

6.3.1.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

6.3.2 T=1

プロトコルの I/O 受信タイミング 

この試験の目的は,T=1 プロトコルのもとで IC カードの受信タイミングを測定することである(JIS X 

6320-3

の 7.17.28.311.211.311.4.2 及び 11.4.3 参照)

6.3.2.1 

試験装置 

4.7.1

に示す。

6.3.2.2 

試験手順 

IC カードを IC カード試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) IC

カード試験装置に,

表 50 に示すビットタイミングパラメタを設定する。

表 50IC カード試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最大[tn = (n+0.2) etu−

ε

t

JIS X 6320-3

の箇条 7

保護時間

最大値

JIS X 6320-3

の箇条 及び 11.4.3

連続する二つのキャラクタ間の遅延 (11+2

CWI

) etu−

ε

t

JIS X 6320-3

の 11.4.3

b)

少なくとも 1 秒の間,

代表的なプロトコル T=1 及び IC カードアプリケーション固有通信を実行する。

c)

全ての実行可能な ETU 因子で a)  から b)  までを繰り返す。

d) IC

カード試験装置に,

表 51 に示すビットタイミングパラメタを設定する。

表 51IC カード試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最小[tn = (n−0.2) etu+

ε

t

JIS X 6320-3

の箇条 7

保護時間

最小値

JIS X 6320-3

の箇条 及び 11.4.3

連続する二つのキャラクタ間の遅延 12

etu+R×N / f+

ε

t

JIS X 6320-3

の 8.3

e)

少なくとも 1 秒の間,

代表的なプロトコル T=1 及び IC カードアプリケーション固有通信を実行する。

f)

全ての実行可能な ETU 因子で d)  から e)  までを繰り返す。

6.3.2.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

6.3.3 

キャラクタ待ち時間(CWT)の動作 

この試験の目的は,CWT に関して IC カードの応答を測定することである(JIS X 6320-3 の箇条 及び

11.4.3

参照)

注記  次の試験手順の説明で使用される表記法は,JIS X 6320-4 で定義される。

6.3.3.1 

試験装置 

4.7.1

に示す。


22

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

6.3.3.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a)

少なくとも 2 バイトのデータがある透過ファイルを選択する。

b) ATR

で通知された CWT で n バイトのブロックを IC カードへ送信する。

c) IC

カードの応答の有無,内容及びタイミングを記録する。

シナリオ 1−キャラクタ待ち時間(CWT)の動作 

IC カード試験装置

IC カード

I(0,0) (INF

a)

 =“00 B0 00 00 02”)

← IC カードの応答

a)

  コマンドを示す INF フィールドは,READ BINARY2 バイトである。

6.3.3.3 

試験成績書 

IC カードの応答の有無,内容及びタイミングを試験成績書に記載する。

6.3.4 

キャラクタ待ち時間(CWT)を超えたときの IFD への IC カードの動作 

この試験の目的は,CWT を超えたときの,IFD への IC カードの応答を測定することである(JIS X 6320-3

の 5.2.5,箇条 及び 11.2 参照)

6.3.4.1 

試験装置 

4.7.1

に示す。

6.3.4.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a)  n

バイトブロックの n バイト未満のデータを IC カードへ送信する。

b) IC

カードの応答の有無,内容及びタイミングを記録する。

注記  中断によって起こり得る衝突において IC カードの応答を調査するのが望ましい。

6.3.4.3 

試験成績書 

IC カードの応答の有無,内容及びタイミングを試験成績書に記載する。

6.3.5 

ブロック保護時間(BGT 

この試験の目的は,対向する方向へ送信される連続する二つのキャラクタの先端間の時間(BGT)を測

定することである(JIS X 6320-3 の 11.4.3 参照)

6.3.5.1 

試験装置 

4.7.1

に示す。

6.3.5.2 

試験手順 

IC カードを IC カード試験装置に接続する。

6.3.5.2.1 

試験手順 

a)

少なくとも 2 バイトのデータがある透過ファイルを選択する。

b)

正常な I ブロックを組み立てる。

c)

I ブロックを IC カードへ送信する。

d) IC

カードが,

規則 1JIS X 6320-3 の 11.6.2.3 参照)に従って,正常な I ブロックで応答するのを待つ。


23

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

シナリオ 2−ブロック保護時間(BGT),試験手順 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

e) IC

カード試験装置からの最終キャラクタのスタートビットの先端から,IC カード応答の先頭キャラク

タのスタートビットの先端までのタイミングを記録する。

6.3.5.2.2 

試験手順 

a)

少なくとも 2 バイトのデータがある透過ファイルを選択する。

b) EDC

(error detection character)が誤っている I ブロックを組み立てる。

c)

I ブロックを IC カードへ送信する。

d) IC

カードは,

規則 7.1JIS X 6320-3 の 11.6.3.2 参照)に従って,プロトコル制御バイト(PCB)で EDC

誤りを示す R ブロックを正確に送信する。

シナリオ 3−ブロック保護時間(BGT),試験手順 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”) (EDC =  誤り)

R(0) (PCB =“81”)

e) IC

カード試験装置からの最終キャラクタのスタートビットの先端から,IC カード応答の先頭キャラク

タのスタートビットの先端までのタイミングを記録する(JIS X 6320-3 の 11.4.3 参照)

6.3.5.3 

試験成績書 

記録されたタイミングを試験成績書に記載する。

6.3.6 IC

カードによるブロックシーケンス 

この試験の目的は,送信誤りに対する IC カードの応答を測定することである(JIS X 6320-3 の 11.6.3 

照)

誤りを含むブロックとは,送信誤り(すなわち,パリティが誤っている一つ以上のキャラクタ)又は最

終フィールドに誤りがあるブロックである。

6.3.6.1 

試験装置 

4.7.1

に示す。

6.3.6.2 

試験手順 

IC カードを IC カード試験装置に接続する。

6.3.6.2.1 

試験手順 

a) IC

カードをリセットする。

b) IC

カードへ誤りを含むブロックを送信する。

c) IC

カードが,BWT 以内にブロックを送り始めないか,又は R(0)を送った場合,IC カードへ正常なブ

ロックを再送信する。


24

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

シナリオ 4IC カードによるブロックシーケンス,試験手順 

IC カード試験装置

IC カード

I(0,0) (INF =“00”) (EDC =  誤り)

R(0) (PCB =“81”)

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =  応答)

d) IC

カードの応答を記録する。

6.3.6.2.2 

試験手順 

a) IC

カードをリセットする。

b) IC

カードへ IC カードがサポートしているコマンドを含むブロック I(0,0)を送信する。

c) IC

カードの応答を待ってから IC カードへ誤りを含むブロックを送信する。

d) IC

カードが,BWT 以内にブロックを送り始めないか,又は PCB のビット b1 に 1 を設定した R(1)を送

った場合,IC カードへ誤りを含むブロックを 3 回まで再送信する。

シナリオ 5IC カードによるブロックシーケンス,試験手順 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

I(1,0) (INF =“00”) (EDC =  誤り)

R(1) (PCB =“91”)

I(1,0) (INF =“00”) (EDC =  誤り)

R(1) (PCB =“91”)

I(1,0) (INF =“00”) (EDC =  誤り)

← IC カードの応答

e)

最後のブロックを受け取った後,IC カードが無応答のままであったか否かを含め,IC カードの応答を

記録する。

6.3.6.2.3 

試験手順 3(ブロック連鎖) 

a) IC

カードをリセットする。

b)

ブロック連鎖を必要とするコマンドを含む INF をもつブロック I(0,1)を IC カードへ送信する。

c) IC

カードの応答を待ってから誤りを含むブロックを IC カードへ送信する。

d) IC

カードが,BWT 以内にブロックを送り始めないか,又は PCB のビット b1 に“1”を設定した R(1)

を送った場合,IC カードへ誤りを含むブロックを再送信する。

シナリオ 6IC カードによるブロックシーケンス,試験手順 3(ブロック連鎖) 

IC カード試験装置

IC カード

I(0,1) (INF =  コマンドの始まり)

R(1) (PCB =“90”)

I(1,0) (INF =  コマンドの終わり) (EDC =  誤り)

R(1) (PCB =“91”)

I(1,0) (INF =  コマンドの終わり) (EDC =  誤り)

R(1) (PCB =“91”)

I(1,0)(INF =  コマンドの終わり)

← IC カード応答


25

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

e) IC

カードの応答を記録する。

6.3.6.3 

試験成績書 

各々の試験手順に対して IC カードの応答を試験成績書に記載する。

6.3.7 

プロトコル誤りに対する IC カードの動作 

この試験の目的は,プロトコル誤りに対する IC カードの応答(JIS X 6320-3 の 11.6.3 参照)を分析する

ことである。

欠陥ブロックとは,次のいずれかをいう。

−  未定義の PCB 符号化がある無効ブロック

−  誤った N(S),N(R),又は M がある PCB 符号化を含む無効ブロック

−  予期されたブロックと一致しない PCB がある無効ブロック

6.3.7.1 

試験装置 

4.7.1

に示す。

6.3.7.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) IC

カードをリセットする。

b) IC

カードへ欠陥ブロックを送信する。

c) IC

カードが,BWT 以内にブロックを送り始めないか,又は PCB のビット b2 に 1 を設定した R(0)を送

った場合,IC カードへ正しいブロックを送信する。IC カードが無応答の場合,この時点で試験を終了

する。

シナリオ 7−プロトコル誤りに対する IC カードの応答 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”) (PCB =  誤り)

R(0) (PCB =“82”)  又は IC カード無応答

I(0,0) (INF =“00 B0 00 00 02”)

← IC カード応答

この試験は,誤りが異なるタイプの PCB で繰り返してもよい。

6.3.7.3 

試験成績書 

IC カードの応答を試験成績書に記載する。

6.3.8 IC

カードによる送信誤りの回復 

この試験の目的は,否定応答に対する IC カードの応答(JIS X 6320-3 の 11.6.3 参照)を分析することで

ある。否定応答とは,シーケンス番号がずれた N(R)の付いた R ブロックである。

6.3.8.1 

試験装置 

4.7.1

に示す。

6.3.8.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) IC

カードをリセットする。

b) IC

カードが,サポートしているコマンド(オフセットなしで 2 バイトを読み出す READ BINARY コマ

ンド)を含む INF のあるブロック I(0,0)を送信し,ブロック I(0,0)又は I(1,0)の応答を待つ。


26

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

c) IC

カードへ R(0),又は R(1)を送信する。IC カードからの応答を得る。

d) IC

カードは,I ブロックを再送する。

シナリオ 8IC カードによる送信誤りの回復 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

R(0) (PCB =“81”)

← I(0,0) (INF =“31 32 90 00”)

I(1,0) (INF =“00 B0 00 00 02”)

← I(1,0) (INF =“31 32 90 00”)

R(1) (PCB =“91”)

← I(1,0) (INF =“31 32 90 00”)

6.3.8.3 

試験成績書 

IC カードの応答を試験成績書に記載する。

6.3.9 

再同期 

この試験の目的は,再同期後の IC カードの動作(JIS X 6320-3 の 11.6.3 参照)を確認することである。

6.3.9.1 

試験装置 

4.7.1

に示す。

6.3.9.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) IC

カードをリセットする。

b) IC

カードがサポートしているコマンドで,双方向に二つの I ブロックを交換する。

c)

否定応答ブロックを 2 回送り,IC カードへ S(RESYNCH request)ブロックを送信する。

d) IC

カードの応答を記録する。

e) IC

カードが S(RESYNCH response)を送信した場合,IC カードへ I(0,0)ブロックを送信する。

f) IC

カードの応答を記録する。

シナリオ 9−再同期 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

I(1,0) (INF =“00 B0 00 00 03”)

← I(1,0) (INF =“31 32 33 90 00”)

R(1) (PCB =“91”)

← I(1,0) (INF =“31 32 33 90 00”)

R(1) (PCB =“91”)

← I(1,0) (INF =“31 32 33 90 00”)

S(RESYNCH request)

← S(RESYNCH

response)

I(0,0)

← IC カード応答


27

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

6.3.9.3 

試験成績書 

IC カードの応答を試験成績書に記載する。

6.3.10 IFSD

調整 

この試験の目的は,IFSD 調整(JIS X 6320-3 の 11.4.2 参照)を確認することである。

6.3.10.1 

試験装置 

4.7.1

に示す。

6.3.10.2 

試験手順 

IC カードを IC カード試験装置に接続する。

a) IC

カードをリセットする。

b) IC

カードがサポートしているコマンドで,双方向に一つの I ブロックを交換する。

c) IC

カードへブロック S(IFS request)を送信する。

シナリオ 10IFSD 調整 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

S(IFS request)

← IC カード応答

d) IC

カードの応答を記録する。

6.3.10.3 

試験成績書 

IC カードの応答を試験成績書に記載する。

6.3.11 IFD

による打切り 

この試験の目的は,IC カードのブロック連鎖打切りの動作(JIS X 6320-3 の 11.6.3 参照)を確認するこ

とである。

6.3.11.1 

試験装置 

4.7.1

に示す。

6.3.11.2 

試験手順 

a) IC

カードをリセットする。

b) IC

カードがサポートしているコマンドで,双方向に一つの I ブロックを交換する。

c) IC

カードがサポートしているブロック連鎖を必要としているコマンドを含む INF のあるブロック I(1,

1)を IC カードに送信する。

d) IC

カードの応答を待ち,S(ABORT request)を送信する。

シナリオ 11IFD による打切り 

IC カード試験装置

IC カード

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (INF =“31 32 90 00”)

I(1,1) (INF =“00 B0”)

R(0) (PCB =“80”)

S(ABORT request)

← IC カード応答


28

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

e) IC

カードの応答の有無及び内容を記録する。

6.3.11.3 

試験成績書 

IC カードの応答の有無及び内容を試験成績書に記載する。

7 IFD

の物理的特性及び電気的特性の試験方法 

7.1 

外部端子の活性化 

この試験の目的は,

IC カードを活性化するときの外部端子の活性化シーケンス(JIS X 6320-3 の 6.16.2.1

及び 6.2.2 参照)を測定することである。

7.1.1 

試験装置 

4.7.2

に示す。

7.1.2 

試験手順 

IFD を IFD 試験装置に接続する。

a)

少なくとも 1 秒の間,IFD の外部端子上で信号のレベル及びタイミングを測定する。

b) IFD

を活性化する。

c)

少なくとも 1 秒の間,IFD の外部端子上で信号のレベル及びタイミングを測定する。

“IFD の活性化”で必要な活性化手順は,IFD の構造に依存している。

“IFD の活性化”で必要な活性化

手順は,

“カードのコールドリセット”を IFD が実行するまでの必要な全ての手順を含まなければならな

い(JIS X 6320-3 の 6.2.1 参照)

20 ns の値は,JIS X 6320-3 で異なる値が定義されるまで,外部端子活性化期間の二つの信号を遷移させ

る間の最小時間として使用されなければならない。

注記  対応国際規格では 7.1.3 に記載があるが,試験手順に関する説明のため 7.1.2 に移動した。

7.1.3 

試験成績書 

全ての IFD の外部端子信号のレベル及びタイミングの記録を試験成績書に記載する。

7.2 VCC

端子 

この試験の目的は,IFD の VCC 端子の電圧(JIS X 6320-3 の 5.2.1 参照)を測定することである。

7.2.1 

試験装置 

4.7.2

に示す。

7.2.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

試験装置に

表 52 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスで始

める。

表 52IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 min

b) IFD

を活性化する。

c) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2

d)

表 53 に示すパラメタで ATR を発生させる。


29

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 53ATR パラメタ 

パラメタ

設定

参照

Fi 

利用可能な最小値

JIS X 6320-3

の 8.3

X "11"

JIS X 6320-3

の 8.3

e) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

f) IFD

で,IFD 試験装置を用いて試験シナリオを実行する。全ての通信期間中,JIS X 6320-3 の 5.2.1 

定義された範囲内のスパイク電流を,1 kHz から 100 kHz までの間でランダムに選んだ周波数で発生

させる。この通信期間中,

表 54 で示される信号を継続して監視し,値を測定する。

表 54−測定すべき値 

特性

U

CC

U

CC

 min,U

CC

 max

g) IFD

がクロック停止(JIS X 6320-3 の 6.3.2 参照)を発生させる場合,IFD 試験装置のパラメタ I

CC

クロック停止期間中 I

CC

 max に設定する。クロック停止期間中,表 54 で示される信号を継続して監視

し,値を測定する。

h) IFD

を非活性化する。

i) IFD

試験装置に

表 55 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 55IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

j) IFD

を活性化する。

k) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2

l)

表 56 に示すパラメタで ATR を発生させる。

表 56ATR パラメタ 

パラメタ

設定

参照

Fi 

利用可能な最大値

JIS X 6320-3

の 8.3

X "11"

JIS X 6320-3

の 8.3

m) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

n) IFD

で,IFD 試験装置を用いて試験シナリオを実行する。全ての通信期間中,JIS X 6320-3 の 5.2.1 

定義された範囲内のスパイク電流を,1 kHz から 100 kHz までの間でランダムに選んだ周波数で発生

させる。この通信期間中,

表 54 で示される信号を継続して監視し,測定する。

o) IFD

がクロック停止(JIS X 6320-3 の 6.3.2 参照)を発生させる場合,IFD 試験装置のパラメタ I

CC

クロック停止期間中 I

CC

 max に設定する。クロック停止期間中,表 54 で示される信号を継続して監視

し,値を測定する。


30

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

p) IFD

を非活性化する。

q) IFD

がサポートしている全ての動作クラスに対し,a)  から p)  までを繰り返す。

7.2.3 

試験成績書 

測定条件(I

CC

及び F)と一緒に上記全てのシナリオで測定した U

CC

 max 及び U

CC

 min を試験成績書に記

載する。

7.3 I/O

端子 

この試験の目的は,I/O 端子の静電容量,通常操作条件下(I

OL

 max/min 及び I

OH

 max /min)の I/O 端子出

力電圧(U

OH

U

OL

),IFD の送信モード期間中の I/O 端子の t

R

及び t

F

,並びに IFD の受信モード期間中の I/O

端子入力電流(I

IL

)を測定することである。

7.3.1 

試験装置 

4.7.2

に示す。

7.3.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) I/O

端子の静電容量 C

IO

を測定する。

b) IFD

試験装置に

表 57 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 57IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 max

I

IL

I

IL

 max

U

OH

U

OH

 min

U

OL

U

OL

 max

t

R

t

R

 min

t

F

t

F

 min

c) IFD

を活性化する。

d) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2

e) ATR

を発生させる。

f) IFD

試験装置を用いて試験シナリオを実行する。この通信期間中,

表 58 で示される特性を継続して監

視し,値を測定する。

表 58−測定すべき値 

特性

U

IH

U

IH

 min,U

IH

 max

U

IL

U

IL

 min,U

IL

 max

I

OH

I

OH

 max

I

OL

I

OL

 max

t

R

t

R

 max

t

F

t

F

 max


31

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

g) IFD

を非活性化する。

h) IFD

試験装置に

表 59 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 59IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 min

I

IL

I

IL

 min

U

OH

U

OH

 min

U

OL

U

OL

 min

t

R

t

R

 max

t

F

t

F

 max

i) IC

カードをリセットする。

j)

試験シナリオを実行する。この通信期間中,

表 58 で示される特性を継続して監視し,測定する。

k) IFD

を非活性化する。

l) IFD

がサポートしている動作クラスに対し,b)  から k)  までを繰り返す。

7.3.3 

試験成績書 

I/O 端子の静電容量,試験手順に従って測定された値,及び全ての通信が JIS X 6320-3 に適合している

かを試験成績書に記載する。

7.4 CLK

端子 

この試験の目的は,CLK 信号の特性を測定することである(JIS X 6320-3 の 5.2.3 参照)

7.4.1 

試験装置 

4.7.2

に示す。

7.4.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

試験装置に

表 60 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 60IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 max

I

IL

I

IL

 max

b) IFD

を活性化する。

c) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2 参照)

d)

表 61 に示すパラメタで ATR を発生させる。


32

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 61ATR パラメタ 

パラメタ

設定

参照

Fi Fi max

JIS X 6320-3

の 8.3

Di Di min

JIS X 6320-3

の 8.3

e) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

f) IFD

試験装置を用いて試験シナリオを実行する。この通信期間中,

表 62 で示される特性を継続して監

視し,値を測定する。

表 62−測定すべき値 

特性(CLK)

U

IH

U

IH

 min,U

IH

 max

U

IL

U

IL

 min,U

IL

 max

t

R

t

R

 max

t

F

t

F

 max

デューティサイクル min,max

g) IFD

を非活性化する。

h) IFD

試験装置に

表 63 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 63IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 min

I

IL

I

IL

 min

i) IFD

を活性化する。

j) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2

k)

表 61 に示すパラメタで ATR を発生させる。

l) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

m) IFD

試験装置を用いて試験シナリオを実行する。この通信期間中,

表 62 で示される特性を継続して監

視し,値を測定する。

n) IFD

を非活性化する。

o)

サポートしている全ての動作クラスに対し,a)  から n)  までを繰り返す。

7.4.3 

試験成績書 

試験手順に従って測定された値,各パラメタ,及び全ての通信が JIS X 6320-3 に適合しているかを試験

成績書に記載する。

7.5 RST

端子 

この試験の目的は,RST 信号の特性を測定することである(JIS X 6320-3 の 5.2.2 参照)

7.5.1 

試験装置 

4.7.2

に示す。


33

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

7.5.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

試験装置に

表 64 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 64IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 max

I

IL

I

IL

 max

b) IFD

を活性化する。

c) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2 参照)

d) ATR

を発生させる。

e) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

f) IFD

試験装置を用いて試験シナリオを実行する。この通信期間中,

表 65 で示される特性を継続して監

視し,値を測定する。

表 65−測定すべき値 

特性 (RST)

U

IH

U

IH

 min,U

IH

 max

U

IL

U

IL

 min,U

IL

 max

t

R

t

R

 max

t

F

t

F

 max

g) IFD

を非活性化する。

h) IFD

試験装置に

表 66 に示すパラメタを設定する(IFD がサポートしている最低電圧の動作クラスから

始める。

表 66IFD 試験装置パラメタ 

パラメタ

設定

I

CC

I

CC

 max

I

IH

I

IH

 min

I

IL

I

IL

 min

i) IFD

を活性化する。

j) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2

k) ATR

を発生させる。

l) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

m) IFD

試験装置を用いて試験シナリオを実行する。この通信期間中,

表 65 で示される特性を継続して監

視し,値を測定する。


34

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

n) IFD

を非活性化する。

o) IFD

がサポートしている全ての動作クラスに対し,a)  から n)  までを繰り返す。

7.5.3 

試験成績書 

試験手順で定められた値及び対応するパラメタを試験成績書に記載する。

7.6 SPU(C6)

端子 

IC カードの SPU(C6)が電気的に絶縁されないときだけ,この試験は適用される。この試験の目的は,

SPU(C6)端子に関して IFD によって提供される電圧を測定することである(JIS X 6320-3 の 5.2.4 参照)。

7.7 

外部端子の非活性化 

この試験の目的は,IFD による外部端子の非活性化シーケンスを測定することである(JIS X 6320-3 

6.4

参照)

7.7.1 

試験装置 

4.7.2

に示す。

7.7.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

を活性化する。

b) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2 参照)

c) ATR

を発生させる。

d) IFD

が PPS を発生させる場合,要求パラメタの PPS 応答を送信する。

e) IFD

試験装置を用いて試験シナリオを実行する。通信の間又は終わりで RST 信号の立下がりエッジで

始まる全ての非活性化の手順に対して,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続して監視

し,電圧及び信号遷移のタイミングを記録する。

20 ns の値は,JIS X 6320-3 で異なる値が定義されるまで,外部端子活性化期間の二つの信号を遷移させ

る間の最小時間として使用されなければならない。

7.7.3 

試験成績書 

記録された全ての IFD 外部端子の信号のレベル及びタイミングを試験成績書に記載する。

8 IFD

の論理的な操作の試験方法 

8.1 

リセット応答 

8.1.1 IC

カードのリセット(コールドリセット) 

この試験の目的は,IFD によって提供されるコールドリセットの動作を測定することである(JIS X 

6320-3

の 6.2.2 参照)

8.1.1.1 

試験装置 

4.7.2

に示す。

8.1.1.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

を活性化する。

b) RST

信号を継続して監視し,少なくとも 1 秒の間,RST 端子のタイミング(CLK 信号との関係)及び

電圧の変化を測定する。

8.1.1.3 

試験成績書 

RST 端子の全ての信号のタイミング及び電圧の変化を試験成績書に記載する。


35

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

8.1.2 IC

カードのリセット(ウォームリセット) 

この試験の目的は,IFD によって提供されるウォームリセットの動作を測定することである(JIS X 

6320-3

の 6.2.3 参照)

8.1.2.1 

試験装置 

4.7.2

に示す。

8.1.2.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

を活性化する。

b) IFD

は,IFD 試験装置をリセットする(JIS X 6320-3 の 6.2.2 参照)

c) ATR

を生成させる。

d) IFD

が PPS を発生させる場合,要求されたパラメタで PPS 応答を送信する。

e) IFD

試験装置を用いて試験シナリオを実行する。この通信の間,RST 信号を継続的に監視し,全ての

信号のタイミング(CLK 信号との関係)及び電圧の変化を記録する。

8.1.2.3 

試験成績書 

IFD によって提供される全てのウォームリセットの電圧及びタイミングを試験成績書に記載する。

8.2 T=0

プロトコル 

IFD が T=0 プロトコルをサポートしている場合だけ次の試験を行う。

注記

ε

t

は,

表 14I/O キャラクタの生成タイミングの精度(受信モード)”で定義する。

8.2.1 T=0

プロトコルの I/O 送信タイミング 

この試験の目的は,IFD によって送信されるデータのタイミングを測定することである。

8.2.1.1 

試験装置 

4.7.2

に示す。

8.2.1.2 

試験手順 

IFD を IFD 試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) ATR

のパラメタ N を 254 に設定することによって,IFD の最大保護時間を設定する(JIS X 6320-3 

8.3

参照)

b) IFD

で試験シナリオを実行する。

c)

全ての実行可能な ETU 因子で a)  から b)  までを繰り返す。

d)

対応すべき全てのアプリケーションに対して,c)  を繰り返す。JIS X 6320-3 の 6.3.1 で定義したよう

に ATR 及び動作モード選択を変更することによってアプリケーションを選択する。

8.2.1.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

8.2.2 T=0

プロトコルの I/O キャラクタ再送 

この試験の目的は,IFD によるキャラクタ再送の実行とタイミングとを測定することである(JIS X 

6320-3

の 7.3 及び 10.2 参照)

8.2.2.1 

試験装置 

4.7.2

に示す。

8.2.2.2 

試験手順 


36

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

IFD を IFD 試験装置に接続する。

a) IFD

で試験シナリオを実行する。

b)

次の c)f)  の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な

内容だけでなく,全ての信号遷移(レベル及びタイミング)を記録する。

c) IFD

から受信する各バイトに対して 3 回連続して最小時間の誤り状況を生成する。

その条件とは JIS X 

6320-3

の 7.3 に従い,開始ビットの先端と誤り信号の先端との時間差を,規定された最小値[(10.5−

0.2) etu+

ε

t

]にして,最小期間(1 etu+

ε

t

)の誤り信号を送出することである。

d) IFD

から受信される各バイトに対して 3 回連続して最大時間の誤り状況を生成する。

その条件とは JIS 

X 6320-3

の 7.3 に従い,開始ビットの先端と誤り信号の先端との時間差を,規定された最大値[(10.5

+0.2) etu−

ε

t

]にして,最大期間(2 etu−

ε

t

)の誤り信号を送出することである。

e)

全てのサポートしている ETU 因子で c)  から d)  までを繰り返す。

f)

誤り信号を 3 回の代わりに 5 回連続として e)  を繰り返す。

この規格では,IFD が試験手順 f)  で IC カード(IFD 試験装置)を拒絶しなければならない。IFD は無限

に繰り返さないように,上記のように繰返し回数を 3 回又は 5 回に設定している。

注記  対応国際規格では 8.2.2.3 に記載があるが,試験手順に関する説明のため 8.2.2.2 に移動した。

8.2.2.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

8.2.3 T=0

プロトコルの I/O 受信タイミング及び誤り信号 

この試験の目的は,IFD の受信タイミング及び誤り信号を測定することである(JIS X 6320-3 の 7.17.2

7.3

及び 10.2 参照)

8.2.3.1 

試験装置 

4.7.2

に示す。

8.2.3.2 

試験手順 

IFD を IFD 試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) IFD

試験装置に,

表 67 に示すビットタイミングパラメタを設定する。

表 67IFD 試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最大[tn = (n+0.2) etu−

ε

t

JIS X 6320-3

の箇条 7

連続する 2 キャラクタ間の遅延 960×255×(Fi / f)

JIS X 6320-3

の箇条 7

b) IFD

で試験シナリオを実行する。

c)

各々のバイトで三つの連続するパリティ誤りを発生させる。

d)

全ての実行可能な ETU 因子で a)  から c)  までを繰り返す。

e) IFD

試験装置に,

表 68 に示すビットタイミングパラメタを設定する。


37

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

表 68IFD 試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最小[tn = (n−0.2) etu+

ε

t

JIS X 6320-3

の箇条 78.3

連続する 2 キャラクタ間の遅延 12

etu+

ε

t

JIS X 6320-3

の箇条 78.3

f)

b)

から d)  までを繰り返す。

g)

各バイトに対するパリティ誤りを 3 回の代わりに 5 回連続として a)  から f)  までを繰り返す。

この規格では,IFD が試験手順 f)  で IC カード(IFD 試験装置)を拒絶しなければならない。IFD は無限

に繰り返さないように,上記のように繰返し回数を 3 回又は 5 回に設定している。

注記  対応国際規格では 8.2.3.3 に記載があるが,試験手順に関する説明のため 8.2.3.2 に移動した。

8.2.3.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

8.3 T=1

プロトコル 

IFD が T=1 プロトコルをサポートしている場合だけ,次の試験を行う。

注記  この 8.3 の試験方法の記述は,図で示された試験シナリオを含んでいるものがある。これらの

シナリオは,IFD 試験装置が,長さ 36 バイトであり,データとして“31 32 33 34  … 54”を含

む透過ファイルをもち,2 バイト読出しの READ BINARY コマンド[I(0,0) (INF =“00 B0 00 00

02”)]を実行可能としていることを想定している。

8.3.1 T=1

プロトコルの I/O 送信タイミング 

この試験の目的は,IFD によって送信されるデータのタイミングを測定することである(JIS X 6320-3

の 7.17.28.3 及び 11.4.3 参照)

8.3.1.1 

試験装置 

4.7.2

に示す。

8.3.1.2 

試験手順 

IFD を IFD 試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) IFD

に,ATR の N を 254(JIS X 6320-3 の 8.3 参照)に設定した保護時間で代表的なプロトコル T=1

及びアプリケーション固有の通信を実行する。

b)  N

を 0 に設定して a)  を実行する。

c)

N を 12 に設定して a)  を実行する。

d)

全てのサポートしている ETU 因子で a)  から c)  までを実行する。

e)

N を 255 に設定して a)  及び d)  を実行する。

8.3.1.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

8.3.2 T=1

プロトコルの I/O 受信タイミング 

この試験の目的は,T=1 プロトコルのもとで IFD の受信タイミングを測定することである(JIS X 6320-3

の箇条 及び 11.4.3 参照)

8.3.2.1 

試験装置 

4.7.2

に示す。


38

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

8.3.2.2 

試験手順 

IFD を IFD 試験装置に接続する。

次の試験の間,VCC 端子,RST 端子,CLK 端子及び I/O 端子を継続的に監視し,通信の論理的な内容だ

けでなく,全ての信号遷移(レベル及びタイミング)を記録する。

a) IFD

試験装置に,

表 69 に示すビットタイミングパラメタを設定する。

表 69IFD 試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最大[tn = (n+0.2) etu−

ε

t

JIS X 6320-3

の箇条 7

ブロック応答時間(BRT)

最大

JIS X 6320-3

の 11.4.3

同一ブロック内の連続する 2 キャラ

クタ間の遅延

最大[(11+2

CWI

) etu−

ε

t

JIS X 6320-3

の 11.4.3

逆方向に送信する 2 キャラクタの先

端間の遅延

最大(11 etu+2

BWI

×960×372/f s−

ε

t

JIS X 6320-3

の 11.4.3

注記  ブロック応答時間は,受信したブロックの最終キャラクタの先端と,送信する次のブロックの最初のキャラ

クタの先端との間の時間として定義する。

b) IFD

で代表的なプロトコル T=1 及びアプリケーション固有の通信を実行する。

c)

全ての実行可能な ETU 因子で a)  から b)  までを繰り返す。

d) IFD

試験装置に,

表 70 に示すビットタイミングパラメタを設定する。

表 70IFD 試験装置ビットタイミングパラメタ 

パラメタ

参照

キャラクタフレーム長

最小[tn = (n−0.2) etu+

ε

t

JIS X 6320-3

の箇条 7

ブロック応答時間(BRT)

最小

JIS X 6320-3

の 11.4.3

同一ブロック内の連続する 2 キャラ

クタ間の遅延

最小(11 etu+

ε

t

JIS X 6320-3

の 11.4.3

逆方向に送信する 2 キャラクタの先

端間の遅延

最小(22 etu+

ε

t

JIS X 6320-3

の 11.4.3

注記  ブロック応答時間は,受信したブロックの最終キャラクタの先端と,送信する次のブロックの最初のキャラ

クタの先端との間の時間として定義される。

e)

少なくとも 1 秒の間,代表的なプロトコル T=1 及びアプリケーション固有の通信を実行する。

f)

全ての実行可能な ETU 因子で d)  から e)  までを繰り返す。

8.3.2.3 

試験成績書 

プロトコルの記録を試験成績書に記載する。

8.3.3 IFD

のキャラクタ待ち時間(CWT)動作 

この試験の目的は,

CWT

以内の IC カードの応答に対する IFD の応答を測定することである

JIS X 6320-3

の 11.4.3 参照)

8.3.3.1 

試験装置 

4.7.2

に示す。

8.3.3.2 

試験手順 

IFD を IFD 試験装置に接続する。


39

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

a) IFD

は,I ブロックを送信する。

b)  I

ブロックを構成する連続する 2 キャラクタの間の時間を測定する。

シナリオ 12IFD のキャラクタ待ち時間(CWT)動作 

IFD

IFD 試験装置

I(0,0) (INF

a)

 =“00 B0 00 00 02”)

a)

  コマンドを示す INF フィールドは READ BINARY,2 バイトである。

8.3.3.3 

試験成績書 

試験手順 b)  で得られた IFD 応答のタイミングを試験成績書に記載する。

8.3.4 

キャラクタ待ち時間(CWT)を超えた IC カードに対する IFD 動作 

この試験の目的は,CWT を超えた IC カードに対する IFD の動作を測定することである(JIS X 6320-3

の 11.4.3 参照)

8.3.4.1 

試験装置 

4.7.2

に示す。

8.3.4.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

は,IFD 試験装置へ I ブロックを送信する。IFD 試験装置は,全長 n バイトのブロックに対し,IFD

へ n バイト未満を送信する。

b) IFD

応答の有無,内容,及びそのタイミングを記録する。

注記  中断に起因して発生する衝突での IFD の動作は,調査することが望ましい。

シナリオ 13CWT を超えた IC カードへの IFD 応答 

IFD

IFD 試験装置

I(0,0) (INF

a)

 =“00 B0 00 00 02”)

← I(0,0)(不完全な INF)

IFD 応答

 

a)

  コマンドを示す INF フィールドは READ BINARY,2 バイトである。

8.3.4.3 

試験成績書 

応答の有無,内容及び IFD 応答のタイミングを試験成績書に記載する。

8.3.5 

ブロック保護時間(BGT 

この試験の目的は,IFD 試験装置が送信したブロックの最終キャラクタの先端から IFD が送信する次の

ブロックの最初のキャラクタの先端までの間隔(JIS X 6320-3 の 11.4.3 参照)を測定することである。

8.3.5.1 

試験装置 

4.7.2

に示す。

8.3.5.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

は,I ブロックを送信する。

b) IFD

試験装置は,否定応答 R ブロックを送信する。

c) IFD

は,前回送った I ブロックを再送する。


40

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

d)  R

ブロックの最終キャラクタの先端と,

2 番目の I ブロックの最初のキャラクタの先端との間の時間を

測定し記録する。

シナリオ 14−ブロック保護時間(BGT 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

R(0) (PCB =“81”)

I(0,0) (INF =“00 B0 00 00 02”)

8.3.5.3 

試験成績書 

試験手順 d)  で得られた時間を試験成績書に記載する。

8.3.6 IFD

によるブロックシーケンス 

この試験の目的は,送信誤りに対する IFD の動作を測定することである(JIS X 6320-3 の 11.6.3 参照)

8.3.6.1 

試験装置 

4.7.2

に示す。

8.3.6.2 

試験手順 

IFD を IFD 試験装置に接続する。

8.3.6.2.1 

試験手順 1JIS X 6320-3 の 11.6.3.2,規則 7.1JIS X 6320-3 の附属書 A  シナリオ 9 

a) IFD

試験装置のプロトコルを初期化する。

b) IFD

は,IFD 試験装置へブロック I(0,0)を送信する。

c) IFD

試験装置は,IFD へ無効ブロックを送信する。

シナリオ 15IFD によるブロックシーケンス,試験手順 

JIS X 6320-3 の 11.6.3.2,規則 7.1JIS X 6320-3 の附属書 シナリオ 9 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (EDC 誤り)

IFD 応答

d) IFD

の応答を記録する。

8.3.6.2.2 

試験手順 2JIS X 6320-3 の 11.6.3.2,規則 7.4.2 

a) IFD

試験装置のプロトコルを初期化する。

b) IFD

は,IFD 試験装置へブロック I(0,0)を送信する。

c) IFD

試験装置は,IFD へ無効ブロックを送信する。

d) IFD

試験装置は,IFD の応答を待ち,それから IFD へ 2 番目の無効ブロックを送信する。

e) IFD

の応答を記録する。

f) IFD

が PCB=“81”の R ブロックを応答した場合,IFD 試験装置は IFD へ 3 番目の無効ブロックを送

信する。IFD が PCB=“81”の R ブロックを応答しない場合,試験条件に対する応答を評価し,試験

を終える。

g) IFD

の応答を記録する。


41

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

シナリオ 16IFD によるブロックシーケンス試験手順 2JIS X 6320-3 の 11.6.3.2,規則 7.4.2 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0) (EDC 誤り)

R(0) (PCB =“81”)

← I(0,0) (EDC 誤り)

R(0) (PCB =“81”)

← I(0,0) (EDC 誤り)

a)

IFD 応答

a)

 IFD は 3 回試みる前に,再同期又は IC カードのリセットを行ってもよい。

8.3.6.2.3 

試験手順 3(ブロック連鎖)(JIS X 6320-3 の 11.6.3.2,規則 7.1 及び JIS X 6320-3 の 11.6.2.3,規

則 5 

a) IFD

試験装置のプロトコルを初期化する。

b) IFD

は,IFD 試験装置がサポートしているコマンドを含む INF をもつブロック I(0,0)を IFD 試験装置

に送信する。

c) IFD

試験装置は,ブロック連鎖の 1 番目のブロックをブロック I(0,1)で送信し,IFD 応答を待つ。

d) IFD

試験装置は,IFD へ無効ブロックを送信する。

e) IFD

の応答を記録する。

f)

応答を

規則 7.1 で評価する。試験基準を満たさない場合は,試験を終了する。試験基準を満たす場合,

IFD 試験装置はブロック連鎖の 2 番目のブロックを誤りなく送信する。

g) IFD

の応答を記録する。

シナリオ 17IFD によるブロックシーケンス試験手順 3(ブロック連鎖) 

JIS X 6320-3 の 11.6.3.2,規則 7.1 及び JIS X 6320-3 の 11.6.2.3,規則 5 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 24”)

← I(0,1) (INF =“31 32 .. 50”)

R(1) (PCB =“90”)

← I(1,0) (EDC 誤り)

R(1) (PCB =“91”)

← I(1,0) (INF =“51 52 53 54 90 00”)

I(1,0) (INF =“00 B0 00 00 24”)

8.3.6.2.4 

試験手順 4JIS X 6320-3 の 11.6.3.2,規則 7.4.2JIS X 6320-3 の附属書 シナリオ 34 

a)

正しい ATR シーケンスの後に IFD 試験装置を無応答状態にする。

b) IFD

は,IFD 試験装置へ I ブロックを送信する。

c)

少なくとも三つの連続する BWT 期間,IFD からの全ての応答を記録する。


42

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

シナリオ 18IFD によるブロックシーケンス試験手順 

JIS X 6320-3 の 11.6.3.2,規則 7.4.2JIS X 6320-3 の附属書 シナリオ 34 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

無応答

R(0) (PCB =“81”),R(0) (PCB =“82”)又は初期化

無応答

R(0) (PCB =“81”),R(0) (PCB =“82”)又は初期化

無応答

IFD 応答

8.3.6.2.5 

試験成績書 

各試験手順における IFD の応答を試験成績書に記載する。

8.3.7 IFD

による送信誤りの回復 

この試験の目的は,IFD が基本規格(JIS X 6320-3 参照)に従って否定応答に対する動作を確認するこ

とである。

8.3.7.1 

試験装置 

4.7.2

に示す。

8.3.7.2 

試験手順 

a) IFD

から I ブロックを送信する。

b)

否定応答 R ブロックを送信する。

c) IFD

の動作を記録する。

シナリオ 19IFD による送信誤りの復帰 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

R(0) (PCB =“81”)

IFD 応答

8.3.7.3 

試験成績書 

IFD の動作を試験成績書に記載する。

8.3.8 IFSC

調整 

この試験の目的は,IFSC 調整(JIS X 6320-3 参照)を確認することである。

8.3.8.1 

試験装置 

4.7.2

に示す。

8.3.8.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

試験装置を初期化する。

b) IFD

がサポートしているコマンドを含む INF 及び IFD 試験装置が実行可能なコマンドで,各々の方向

で一つの I ブロックを交換する。

c) IFD

へブロック S(IFS request)を送信する。


43

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

シナリオ 19AIFSC 調整 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

← I(0,0)

I(1,0)

← S(IFS

request)

IFD 応答

d) IFD

の動作を記録する。

8.3.8.3 

試験成績書 

IFD の動作を試験成績書に記載する。

8.3.9 IC

カードによるブロック連鎖打切り 

この試験の目的は,ブロック連鎖打切り(JIS X 6320-3 参照)を確認することである。

8.3.9.1 

試験装置 

4.7.2

に示す。

8.3.9.2 

試験手順 

IFD を IFD 試験装置に接続する。

a) IFD

試験装置を初期化する。

b) IFD

は,IFD 試験装置のエミュレータがサポートしているコマンド(オフセットなしで 36 バイト読む

READ BINARY コマンド,JIS X 6320-4 参照)を含む INF で,IFD 試験装置へ I ブロックを送信する。

c) IFD

試験装置は,ブロック連鎖の 1 番目のブロック I(0,1)を送信する。IFD は R(1)で応答しなければ

ならない。

d) IFD

へ打切り要求を送信する。

シナリオ 20IC カードによるブロック連鎖打切り 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 24”)

← I(0,1) (INF =“31 32 .. 50”)

R(1) (PCB =“90”)

← S(ABORT

request)

IFD 応答

e) IFD

の応答の有無及びその内容を記録する。

8.3.9.3 

試験成績書 

IFD の応答の有無及びその内容を試験成績書に記載する。

8.4 

不正な PCB に対する IFD の応答 

この試験の目的は,不正な PCB に対する IFD の動作を分析することである(JIS X 6320-3 の 11.6.3.1 

照)

8.4.1 

試験装置 

4.7.2

に示す。

8.4.2 

試験手順 

a) IFD

試験装置を初期化する。


44

X 6305-3

:2012 (ISO/IEC 10373-3:2010)

b) IFD

は,IFD 試験装置がサポートしているコマンド(オフセットなしで 2 バイトを読み出す READ

BINARY コマンド,JIS X 6320-4 参照)を含む INF で IFD 試験装置にブロック I(0,0)を送る。

c)

不正な PCB(未定義の符号化)をもつ誤りを含むブロックを IFD に送る。ただし,このブロックのパ

リティ及び EDC は正しい値である。

シナリオ 21IFD の不正な PCB に対する動作 

IFD

IFD 試験装置

I(0,0) (INF =“00 B0 00 00 02”)

← PCB=“FF”をもつブロック

IFD 応答

d) IFD

からの応答の有無及び内容を記録する。

8.4.3 

試験成績書 

IFD からの応答の有無及び内容を試験成績書に記載する。

参考文献  JIS X 6305-1  識別カードの試験方法−第 1 部:一般的特性 

JIS X 6320-2

  識別カード−IC カード−第 2 部:外部端子付き IC カードの端子の寸法及び位置